时钟分频电路的问题

CLk1是1GHz频率，CLK2是根据CLK1 二分频得到500MHz，有什么分频电路可以使得CLK2和CLK1上升沿对齐。本来打算把PLL输出倍频下，去二分频和四分频得到CLK1和CLK2，上升沿也对齐了，不知道各位还有其它什么办法?

create_genrated_clock，让后端CTS给你对齐

有道理

我这里时钟设计都不是采用CTS,是定制。希望通过逻辑来保证2个时钟边沿对齐。

这个要逻辑设计了啊，

flop QN连到D不是已经齐了么。

flop Q输出的时钟和CK 差了C->Q的延迟

积分积分

如果clk to q delay也算的话，那没有单独的电路可以保证完全对齐．．就算后端ＣＴＳ调好了出来．．
实际芯片里上两个clk不可能完全一样，比如clock jitter在logic里的传播这类东西不可能避免的．．好点的pll可能几十个ps．如果是recovered clock那1,200个ps跑不掉．都赶上clk to q delay了．反正如果你的design需要两个沿完全对齐才能work的话，这样的design肯定有问题．

由于我们时序分析比较特殊,所以对时钟设计的要求也比较高。最后还是决定把PLL倍频输出来搞了。

就算pll出来。经routing以后，也不可能完全对齐沿。再说pll本身也有jitter.

但是分频出来的时钟和原时钟是同源的，应该不存在jitter的问题吧

我的理解是你的PLL出两个clock.这两个clock绝对不可能完全align..这不是同源问题．．而是实际中总归有偏差和

个人理解：pll是基于两个clock的phase差，产生的clock，所以PLL出来的时钟不可能完全同步的

额，我水平low，没有遇到过