有谁知道芯片的门数是怎么计算的？

前端的算法是 dc report_area / nand2 面积得到
后端是instance 数量x 4倍即可，
1个gate 是可以按4个管子这么算， 但是管子数目太大了，没法算

如果你是用encounter， 那么恭喜你，它可以报告出相关门数！
第一个菜单栏下，倒数第二个选项的样子，下级菜单里有一个report gates（貌似是这个），然后apply，到启动目录下寻找报告出来的文件，你可以看到所有instance或者macro的gates数量。一般第一个顶层gates数量就是你这个design的gates...
我最近刚tape out的芯片，这个数字52575098就是这么出来的...

一般是把 综合出来的面/一个基本单元的面积（与非门面积） = 等效的门数，这个只能作为一个粗略的估计，不是精确值...

一般是把 综合出来的面积/一个基本单元的面积（与非门面积） = 等效的门数，这个只能作为一个粗略的估计，不是精确值...

5千万门?不算小的设计了

扯淡 ，5千万门?
连filler也算上了

不就是reportGateCount 命令么， 可以试下，
门都是大概估计， 不是精确的， 就是看看大概的规模 而已，
后端还是看instance数量的，

逻辑单元的基本单元是nand2,高度5.04um 宽度1.98um 差不多面积10um2

以前比较确切地定义是4个transistor为一个gate，
计算整个设计的gate count时，应该先算出（所有standard cell的总面积），再除以（4个transistor的面积）。注意，各种RAM，PLL，ADC，DAC等macro不能算在总面积里
现在人们为了简单，就把一倍驱动能力的，2输入的nand cell的面积认为一个gate的面积，一个nand cell与4个transistor的面积是有一点差别的，但是你一般不容易搞到准确的4个transistor的面积
所以现在的standard cell的gate count就变成（所有standard cell的总面积），再除以（一倍驱动能力的，2输入的nand cell的面积）
前后端都应该用这个算法

什么东西5000w门啊。

cadence和synopsys的培训中很少说那个design是多少门，design都是基于instance count来说明设计大小

9楼兄弟：
逻辑单元的基本单元是nand2,高度5.04um 宽度1.98um 差不多面积10um2
这个应该是 SMIC18吧， .18um的

学习啦

厉害

想问问report_area和report_cell_area有什么区别，前者除了cell还包含什么了