DC综合时模块被打平问题

DC综合时，用：
compile_ultra -gate_clock -no_autoungroup -timing_high_effort_script
命令，
也没有用到ungroup命令
但是还是有一个重复调用的模块被打平了，觉得很奇怪，按DC默认应该是不打平的啊！
想请教一下还有没有其它设置会影响的?

我想把我所有的模块都打平跟您正好相反。 不知你怎么看的模块是否被打平了呢?是在生成的网表中查看的吗? 还是有报告查看我的源码是否被打平了呢?

我是直接看网表的，应为网表更直观，如果只有一个Module ，说明全部打平了。
照理报告中也应该有，你可以找一下。

你用了上面的命令， 你查看下命令后面的参数的含义就明白了