微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > DRC收敛问题

DRC收敛问题

时间:10-02 整理:3721RD 点击:
现在在做一个instance 25万,大约60万门的设计。55nm工艺,但是金属只有4层。现在绕线后出现上万个DRC,请问有什么方法可以使DRC收敛呢?现在试过的方法有增大面积,限制局部利用率(85%),但是都没有很明显的效果。
请坛子里的大神帮忙出现主意,谢谢!

上万个都是什么类型的错呢?

基本是short

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top