太BUG了，前端设计者，带队搞后端布局，时序收敛得超快~~
和大家分享一下。可能是以后的一种趋势。
主管让我们组做一个项目，主要是存储器硬件系统的后端设计。
我几个人分块，干了1个多月，基本把时序收敛下来了。
前天开始进入跑流程的阶段。
早上，和同事聊天，听说另外一个组，也在做类似的设计，不过，接手1个星期，时序就基本和我们的差不多了。
我大惊马上跑过去求教。
过去，一看，原来那个组的组长，就是那个存储系统的前端设计师。
他带着4个做后端的同事在做布局。
那组长真狠，自己就在用encounter布局。其它几个同事，根据他关心的模块，做区域迭代。
他们组长，一边看着其它几个同事汇报的时序问题，一边改着代码。~
那个牛B，太震撼了。
举个例子：原来我们需到的绕线是因为前端某部件的负载太大，造成了大型BUFF链。
我原来是通过对reg定位，控制逻辑站间距离，对BUFF链负载进行均匀分配，做下来的。（我本来自己觉得挺好，前面还发了篇帖子呢，现在看来，自己见识太少）
他直接把代码重新划分，部件一个拆4个，搞定~还有等等其它的问题，前端干掉，都是分分钟的事情。
今天他心情好，给我还讲了好多好多。收获很大，也很震撼
这也让我发现，前端带队搞布局，一路火花带闪电~啥都挡不住。
咱们做后端的，是不是也得往这个方向上靠呢?
主要是精力不够， 要是FE来做BE ，肯定比BE本身做得好，
因为BE完全是凭经验，猜，分析， 而FE对数据流很清楚，
这个很正常，本来就是个金字塔，最下面是架构，接着前端设计，到后端设计时可调的比例已经很小了，effort和improvement的投入产出比也很小了
谢谢小编
懂后端的前端是前端里的牛人
懂前端的后端是后端里的牛人
学无止境
呵呵，看看
IC太复杂了， 前后都通的人太少了，
总体来说， 从后到前难， 从前到后简单，
就是得前后搞啊
呵呵不是前端设计带后端设计。
基本上前端的人必须去参与做综合和静态时序分析
现在公司 完全把综合和时序分析丢给后端，搞得后端做不好，前端一堆程序员，算法翻译师。悲剧的中国
我不感觉很牛x，这只能说明net做的烂，如果一个设计，后端费很大的力气都无法使时序收敛或艰难收敛，这只能证明net存在问题，没有考虑后面的物理实现，相反，前端只要做很小的修改就可以解决后端一个月才能解决的问题，或者后端做了非常规的认为干预，就是前端设计者人员责任或素质的问题，我遇到这种情况会毫不犹豫要求前端修改优化net。
不考虑后端实现就做架构和前端，不是搞Toy就是扯淡
后端的悲剧生活是由前端造成的.
看来前端后端都得学啊，光会一方面还是不行的啊
要是本来打算在一个wafer上能划个2000个，但由于成本压力，要求划到2500个。不管是前端后端都要协同考虑。在前端搞不定了，后端就要努力。后端再搞不定，前端还得优化，为了成本，本来就是要迭代。特别是消费电子。多划一个，成本少一分。
不存在什么net做得好不好的在于公司能力问题，但作为个人不能仅站后端角度考虑问题。多站站老板角度考虑问题。
呵呵，我告诉你，从2000个到2500个，基本上和前端没有关系，他没有能力从2000变到2500个，除非他的仕样翻天覆地的变化，那更说明他的设计好烂，取得数的取得，基本上是后端的功劳，这也是为什么后端工程师重要的一个原因，无论是core neck or pad neck，一个好的design是由后端完成的，前端只要保证它的net质量就为止了，那么取得数的提高是由后端fp工程师实现的，与跑p&R的关系也不大，小的design是一个人完成fp->GDS 。没有一个牛x的fp工程师，其他人再牛也没有办法提高取得数。fp不仅仅是画画而已。
我就遇到过很烂的net，前端根本不懂后端，连好多约束都是我给加。无语的折腾了两个月才差不多完！
尽量使chip size缩小，提高取得数，是后端职业道德问题。只为了自己轻松，而不去n次迭代去使chip size尽量小，是一个不道德的后端，不职业的，是自己主动的而不是老板要求一次就做一次
感觉FP对后面的P&R影响确实很大，如何摆放模拟模块以及满足模拟的一些要求，是在fp的时候就需要考虑到的
今天受教了谢谢大家
也可以告诉你，对这方面影响最大的是顶层算法设计的，算法设计的好，可以降低处理复杂度，直接可以大幅降低电路复杂度！再次者是电路结构设计的，也就是做算法到电路实现的，要知道同样功能的电路结构多了去了，就看你的电路设计水平了。什么前端后端，都是些流程的东西，再怎么做能做过全定制呀?
那我告诉你，当一个net p&R切入的时候，你说的那些早已定下来了，什么算法 结构，这时的net离golden net不远了，即使有30%的差别，也都是功能上的差别，伦理规模基本上可以看做不变了。百分之2,3的变化是无所谓的，哥哥.
如果前段的看到取得数不满意，说我改一下算法，提高一下取得数，这也太搞了吧，我吐。
不要以为流程万能的，人控制流程，不是流程控制人。fp是人做的，不是机器做的，机器做的还能用吗?
一个产品首先制定式样，然后算法结构设计，然后综合，验证，当大体差不多了pr进入协同设计，这个时候你的芯片size完全掌握在后端手里。如果你设计是交给外包公司做后端，那么你的net可以修改的次数非常有限，这时还提算法 结构，你要把老板的钱都浪费光了啊，后端外包可是巨贵的。 我不认为前段有多吊，大家只是分工不同，各有优势，
我的意思是对面积影响从整个设计来说，后端的作用是最小的，如果只靠后端能从2000提到2500，我只能说那个2000的就是一坨屎，还好意思叫后端?如果是全定制的，那就是另外一回事了，人再怎么控制，std cell的那点功夫也没法和full cust的比。
前端再牛逼，没有后端连屎都成不了，对否。如果前端改了一下net，从2000到了2500，那么前端之前的东西就是一堆屎。std cell差别大了。
如果前端只是改net的话，那也就是屎了
小公司怎么玩的我不知道，大公司一般产品仕样 结构都比较成熟，一个系列的产品延续性也很好，基本上net定下来，chip size就大体确定了，做pr之前frontend会根据gate account ,io ip等信息读入对应的lef信息加上一个10%~20%的up，预估一下他期望的size后端，后端可以根据前端的要求确定szie，大家都ok，但是很多时候后端可以去调整size，后的后端会retry size ， 几十um的缩小都是很可观的。
设计本身是一个折衷问题，最好的设计永远得不到，要看很多因
做后端的表示压力很大啊
各自站自己角度看问题
老板们希望前端最优，后端最优
完毕，这话题没啥好讨论的