请教ICC里tie-off相关pins的问题

ICC布线之后给出的verilog门级网表中，存在assign语句，如：
assign net1 = 1‘b0;

A inst_A(.(portA (net1)));

请问如何把net1连接到tie low的cel上?

我用了recover_tie_connetion,之后再report_tie_nets,报出了
Design has 1 tie low net:
net net1 connects with following port or pin:
A/portA

但是再用connect_tie_cells -objects [get_pins A/portA] -obj_type port_list -list_high_lib_cell TIEH -list_low_lib_cell TIEL时，报出warning：

object A/portA is not a tie-high/tie-low port. Skipping(APL-016).

既然report_tie_nets都可以报出A/portA，为什么connect_tie_cells时还不能识别它为tie-off port呢?

求大神指点呀

先要derive_pg_connection -ground_net VSS -power_net VDD -tie;# tie off ,
才行，

谢谢回复，我之前已经使用命令derive_pg_connection -ground_net VSS -power_net VDD -tie了，但还是不行
我的电源域设置是
create_power_domainVDD18

create_supply_net-domain VDD18 VDD

create_supply_net-domain VDD18 VSS

create_supply_port -domain VDD18 VDD -direction in

create_supply_port -domain VDD18 VSS

set_domain_supply_net-primary_power_net VDD -primary_ground_net VSS VDD18

connect_supply_net-ports VDD VDD

connect_supply_net-ports VSS VSS

在zrt route之后使用

derive_pg_connection -ground_net VSS -power_net VDD -tie

报出：reconnected total 0 tie highs and 190 tie lows

这时候写出的verilog门级网表里，

assign VSS = 1‘b0;

A inst_A(.(portA (VSS)));

接着使用connect_tie_cells -objects [get_pins -hier -filt "net_name == VSS"] -obj_type port_list -list_high_lib_cell TIEH -list_low_lib_cell TIEL，依然报出warning：

object A/portA is not a tie-high/tie-low port. Skipping(APL-016).

求指点，多谢了

需要upf 定义么，你是low power design?
tie cell在route之前加， 不是route之后，

我在route之前设置了tie cel：set_auto_disable_drc_nets -constant false
set physopt_new_fix_constants true
remove_attribute [get_lib_cells */SC*TIEHI*] dont_use
remove_attribute [get_lib_cells */SC*TIELO*] dont_use
remove_attribute [get_lib_cells */SC*TIEHI*] dont_touch
remove_attribute [get_lib_cells */SC*TIELO*] dont_touch
在最终的verilog网表中也可以看到一些输出连到了TIEH和TIEL CEL上，但是有些输入悬空的pin没法tie到TIEH和TIEL CEL上，而是连到vss上。
请问derive_pg_connection -ground_net VSS -power_net VDD -tie是在zrt route之后使用的吗?

还有为什么会报出warning：

object A/portA is not a tie-high/tie-low port. Skipping(APL-016).?一般有什么方法解决吗?
麻烦了，多谢！

遇到了相同的问题，很多pin上面都没办法自动加上tie high/low

你应该是dc综合的时候内部的逻辑被优化掉了，可以查看dc综合后的网表，虽然端口上一些信号接0或者1，但是其实端口和内部是不连接的。
至于内部的逻辑0有可能是通过类似A&(~A)产生的。