微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 关于DC综合问题求助

关于DC综合问题求助

时间:10-02 整理:3721RD 点击:


路径没约束是什么意思

没有设置io delay约束

可以说的具体点吗

input delay 和output delay 在脚本中没有约束。

另外,你报告最上面一条warning必须清掉,都没有link起来

set_output_delay

好的,谢谢,我试试

好的,谢谢

这个不算吗

在约束中已设置过了



CLK这个clock是不是没有创建,看你的报告中path group (none)

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top