clock tree 做短都有哪些好处？在满足timing情况下！

做短如果是因为buffer count变少的话：
1. 减少功耗，由其是时钟动态功耗。2. 可以减少面积。
3. OCV小，对setup / hold 影响变小，可以进一步节省组合逻辑部分的面积，功耗。
4. tree越短，tree上受SI影响可能也会变小（如果transition没有控制好，反而会变差），对timing，面积，功耗也可能有帮助。
还请补充及指正~

您好，第三条:OCV小，对setup / hold 影响变小，可以进一步节省组合逻辑部分的面积，这里为什么会节省组合逻辑的面积，CTS仅仅长是clock path，对data path 也有影响?
第四条，4. tree越短，tree上受SI影响可能也会变小（如果transition没有控制好，反而会变差），如果transition没控制好是什么意思?

cts结果好的话，data path动的力度就会小阿，这一点你从density的变化就可以看出来
我觉得层主想表达的 意思是 cts时也不要太去压clock path，如果导致个别的sink/buffer transition变大也不是一件好事

主要是功耗

感觉对timing影响也比较大，如果做得design里边data path上逻辑比较多，时序做得比较紧的话，OCV的影响就比较大了。clock越短的话，local skew就会越小么。tiiming就会好解一些。

您好，很多人都说tree复杂时，要分析tree的结构，可以稍微具体解释下吗?怎么分析?分析tree之间是否有交叉?分析tree上的MUX Div ICG?分析哪个clock挂了哪些reg?

在理解了clock structure和clock group之后，把每个主时钟的分支按timing关系划分group,适当调整clock root点，只balance需要balance的点。根据cts engine的行为，关注并处理一下reconvergence & crossover点。这样可以把tree做短，做平，做好。

感谢感谢，很全面，3Q

您好，您回答的很全面?点赞！但是我还有不懂的地方，请你指教
在理解了clock structure和clock group之后，把每个主时钟的分支按timing关系划分group,适当调整clock root点，只balance需要balance的点。根据cts engine的行为，关注并处理一下reconvergence & crossover点。这样可以把tree做短，做平，做好。
第一，把每个主时钟的分支按timing关系划分group，主时钟分析的timing是指什么?generate clcok?把有timing path关系的generate clock也设置group?
第二，适当调整clock root点，是指调整clock IO port的位置?这个是为什么?
第三，关注并处理一下reconvergence & crossover点，这两个概念是完全蒙的状态。
我的问题有些多，希望得到您的回复
祝工作愉快 ，嘻嘻

正巧我的毕业设计与这个就比较相关
clock做短代表了clock latency更小，latency比较小的时候, clock会更好balance. 因此clock 之间的max skew也会减小，会更好解slew，所以clock上的buffer insertion number也会减少。同样也能减少clock level，另外芯片上的主要功耗都来自于时钟翻转，所以随着buffer数目的减少，自然的功耗也会降低。并且，做短clock其实对于timing会更好。

您好，能详细回复下将时钟做短的具体方法吗?谢谢