请问clock_latency值设置的大与小各有什么好处和坏处？

如题，请问clock_latency值大有什么好处，有什么坏处? 如果clock_latency值小的话，又有什么好处，有什么坏处? 这个问题小弟一直没有非常明晰的答案，望大家赐教。面试时也常被问到，但不知道如果才能回答的比较完备。请大家讨论下来！

面试官真的是这么问的?还是你发帖时偷懒，这么问的?
latency分为source latency和network latency2种，
其中source部分是由外部条件决定的，不能随意更改
network部分的设置又分为综合时的设置，和P&R时的设置
综合时一般情况不需要设置，如果涉及到几个clock，ICG时序等特殊情况，一定要设置时，应该估算后端CTS的真实情况（太多情况，无法一一列举），给一个合理的数值，以达到时序收敛为目的
P&R时，没有特别需要平衡多个clock tree时，应该越小越好，但是以不破坏max fanout/transition为前提，好处是时序容易收敛，功耗比较小。

谢谢陈小编解答！面试时是问P&R时latency大有什么影响，latency小又有什么影响? 看《数字集成电路物理设计》上说，latency大的话，clock tree级数多，插入的buffer较多，skew可以容易做的小些，但是clock tree上功耗会大，而且应该也会影响congestion。latency小时，可能无法满足skew要求。而且latency小时，fanout也大了。

这就是CCOpt进行CTS时候考虑到的优势，详情请见
http://bbs.eetop.cn/viewthread.php?tid=344198&extra=