dc综合时的clock transition应该参考什么设定？

clock period的 1/10 左右，

我曾经看到过一个帖子中说，
设库中max transition的60～70%左右，有道理吗?小编～

这个和工艺与设计有关，一般建议是
65nm时， min(1/10时钟周期，150ps)
90nm时，后面的数字为200ps，130nm更大一些
不过如果你的时钟特别慢时，再小一点也可以。

有的是 data max trans的一半，
看.lib 吧， 搞个大概的值就行了， 主要是保证 clock、data 信号的完整性，
就是transition time 不要搞的太慢了

多谢多谢！

前段时间一直用siliconsmart建库，通过对lib的分析。个人觉得90nm一下都可以是10%，90nm以上可以在20%左右。

还有点不明白，为什么“时钟慢还可以设的小一点”?像慢速时钟（晶振输入这种），1/10时钟周期有几ns，按照min(1/10时钟周期，150ps)，应该设置在150ps左右是吧?

XIE XIE

帅哥，到底是1/10，还是按照工艺要求呢?你搞明白没有呢?

暂时按照min(1/10时钟周期，150ps) 来设置的。

既然是1/10那个150ps是什么意思啊，假如我clk=250ns···难道不是25ns吗?

min(1/10时钟周期，150ps) 的意思是取 1/10时钟周期和150ps中较小的那个值。

没仔细看前面那个min，呵呵呵呵呵，感谢啊！1

那180nm时如何设置呢?
在DC综合时，clock transition的设置好像没有意义吧，因为综合时为理想时钟，完全可以在dc综合后生成的sdc文件中加入。
不知是否是这样?

我理解，计算寄存器clock->Q的delay，需要clock的transition和Q的load信息，然后对照查找表计算。而通常，transition的计算也是依据单元输入的transition和单元负载。
理想时钟的含义是，计算clock的transition时不依照时钟定义点的输入transition和clock的load来计算，而使用设定值，不设定，即是0。
所以，我理解，不管时钟是否是理想，寄存器delay的计算还是会用到clock transition，只不过，clcok transition的来源不同。

谢谢！
不过我有点不同意见，在LUT的时候需要data path的transition和Q的load信息，而不是clock 的transition。所以在综合时设置set_clock_transition的时候是没有意义的。
不知理解错没有?

额，从library里面看是需要clock的transition.......D满足setup/hold即可，library中没有从D到Q的timing arc......
如果你的LUT中描述的是D到Q的timing，可以讨论讨论。

学掉电

以GSMC工艺为例，在lib中为如下描述：
lu_table_template(delay_template7x7)
variable_1:input_net_transition;
variable_2:totale_output_net_capacitance;
在此描述中和clock的transition好像没有关系哦，能不能帮解释下?
另外，对于180nm如果设置clock transition，应该设置多少呢?

好像不是看这里吧?我觉得更像是这里：pin(Q) {
......
timing() {
related_pin:"CK";
.....
要看这个related_pin...

谢谢，弄明白了 。

请问一句，要是数模混合电路，而模拟部分没有timing信息，这个该怎么处理啊?
谢谢！

原来这样。
我们这边也是150ps，先前不知道为啥设这个值。

你好，请问set drive和set load应该按照什么要求来设置，谢谢谢谢！

学习了，谢谢

"不过如果你的时钟特别慢时，再小一点也可以。“这个应该是”不过如果你的时钟特别慢时，再慢一点也可以。“吧，因为时钟周期大了，对信号质量要求不高，tansition可以大一些

路过学习了

恩 有道理！