求助：DC出现segmentation fault

大家好，我在虚拟机Redhat上跑DC的时候，一到最后
写verilog网表时就会出错，报的是Segmentation fault，以前跑小的电路都没问题，
就是这两天在跑leon3的电路，100K个DFF左右，读进去的网表就将近70M，跑完两个多小时，一到
最后write out时就报这个错误，我猜测可能跟这个电路规模大有关，但由于经验不足，
具体原因一直也不清楚。下面贴出来最后错的的一些报告，请教各位大侠谁能帮忙指点下?
Beginning Design Rule Fixing(max_capacitance)
----------------------------
ELAPSEDWORST NEG TOTAL NEGDESIGN
TIMEAREASLACKSLACKRULE COSTENDPOINT
--------- --------- --------- --------- --------- -------------------------
0:59:10 14478239.00.000.00.1
1:01:35 14478163.00.000.00.0
1:01:36 14478163.00.000.00.0
1:01:38 14478163.00.000.00.0
1:01:38 14478163.00.000.00.0
1:01:40 14478163.00.000.00.0
1:01:41 14478163.00.000.00.0
Loading db file '/home/fxc/graduation/lib/synopsys/typical.db'
Optimization Complete
---------------------
Warning: Design 'leon3mp' contains 3 high-fanout nets. A fanout number of 1000 will be used for delay calculations involving these nets. (TIM-134)
Net 'ramoen[1]': 5573 load(s), 1 driver(s)
Net 'clk': 108840 load(s), 1 driver(s)
Net 'test_se': 108841 load(s), 1 driver(s)
Writing verilog file '/home/fxc/graduation/leon3mp/broadcast/results/design.v'.
[1]-Killeddc_shell
Segmentation fault
You have new mail in /var/spool/mail/root
[root@localhost broadcast]#

大侠，这个问题怎么解决的?

可能机器内存有限，网表无法写入缓存。你把最后一个写全网表的语句注释掉，写一个hierarchy design的网表试试。如果这次没问题，应该就是内存的问题。

那怎么解决啊?