input output delay这样来定义对吗

我是自己在摸索做数字电路，有些东西不知道怎么搞。
IO 的input/output delay是参考一个virtual clock， 在cts之前这个虚拟时钟的set_clock_latency为0，
cts之后看看这个tree的各个corner下的latency，然后把虚拟时钟的latency改为这个值。然后去跑route，postroute。
这样的流程对吗?
有没有自动的办法，自动提取clock的latency，然后加到input/output delay上?

谢谢

有人解答一下吗

set_latency_adjustment_options and updata_clock_latency。