chip level 的input delay 和out put delay 设置

请教大家，做dc时，在top的io约束时，是否自己先设合适的input out delay,综合后报下violation,如果有明显的io violatio,则可以对出现violation的io创建virtual clock,然后加适当的latency，让io合理，重新优化，而到了cts后，根据io的violation再改virtual clock的latency,修复violation。这个方法可行吗?如果可行，那有个疑惑，chip的input和output delay外边不是确定的吗?上述这样岂不是只要对内部优化好，就随便设置了?谢谢，对此很困惑，希望大神帮忙解答下，十分感激。

io spec是芯片的外围约束决定的，根据芯片spec来的，如果不是要求，也可以放松，还是和芯片的工作模式有关系

嗯，谢谢小编，那还有个疑惑是，如果input output delay,别人给了你确切的约束，自己综合时发现有violaition，能不能用create virtual clock的方法，给io violation 的点加上去，设clock latency ，消除violation，我觉得不行吧，这样不是欺骗工具放松 了io约束吗?

io violation本来就是很虚的东西，可松可紧的，弹性很大
大家都关注内部core violation，没人关注io的，优先级较低

做主机芯片可以比较随意一点，做从机芯片就要按别人的要求来了吧。根据情况还是不同的。