top level design的input/output delay问题

请教下，如果是top level design，外面连接的是模拟模块，是否依然需要设定set_output/input_delay，如果需要，此时这个值，是由谁来定的，模拟工程师与数字工程师来协定么?

是需要的，这个需要数字工程师根据经验来设定。具体可以看看这个帖子：http://bbs.eetop.cn/thread-306407-1-1.html