DesignWare的问题

我想问一下，在Design Vision里面的File菜单里有个 Elaborate , 这里面应该都是Designware里面的ip吧，我生成了一个CSA,width==30。存为了CSA30bit.v，然后我应该在哪儿找他的验证模型的verilog呢?是不是完整的库里头应该有一个文件夹是所有standard cell的.v。然后那里头就有?所以是我的库不完整?还有这些ip算standard cell吗?

dc 调用designwire 算法库 综合成 std cell gate以后，就可以用std cell verilog model来验证功能了
std lib里面都有的， 就是.v

hah ！~谢谢2楼！~
我还想问一个问题：
在写verilog的时候有没有什么引导语句能让DesignCompiler生成指定的加法器或者乘法器?就是不通过实例化来调用DesignWare的ip库，是想就像用
assign c = a + b //synopsys CLA adder 这样一类的语句来实现，
请问有这样的语句吗?

综合不熟悉， 涛哥 来帮下忙

啊啊啊，你们都认识啊谁是涛哥啊?

涛哥不是胡哥,而是本版的陈涛大小编.
涛哥这个词属于敏感词汇,所以每次发完后都会进入到审核后台,需要审核通过.

原来水这么深啊。多谢指点啊@#￥%

涛哥不出现啊 T_T
我自己后来查了一下，synopsys中有两种调用ip的方法，一种是常见的 实例化，实例化时可以使用//synopsys dc_script 什么的设置一些实现方式，还有参数什么的。另一种叫inference,这种可以通过写脚本来实现操作符综合成指定的加法器类型、乘法器类型，可是网上的资料很少，synopsys的Designware building block IP user guide里面给出了VHDL的inference过程，可是跟verilog差的很多。我还找到了一个图：

这里面的脚本我用了不好使。

我很希望用inference来指定加法器类型，貌似这样可以直接在验证中使用，不用在include designware的simulation model，是这样吗?我现在inference还没成功，还在试。呵呵，希望能有高人指点

dw/.../datasheet下面有每一个model的pdf说明文档，如何配置和例化。
dw下面也有vlog仿真模型可用。

en .....我在看这个PDF

小编你好，我也遇到了这样的问题，我想写自己的乘法器，当使用操作符“*”时，调用自己的乘法器，而不是调用Design Ware里的乘法器，该怎么做?谢谢小编讲解