formality验证中有很多rtl文件在read时如何读入

当然是把整个Design都读进去，debug的时候可以把某些模块设成 black box

setall_rtl[ listxxx.vxxx.vxxx.vxxx.v ]
read_verilog-containerr${all_rtl}

我是要分析一个MCU，有很多RTL文件，而且位置比较分散，不可能一个个加吧?

我是要分析一个MCU，有很多RTL文件，而且不在一个目录里边，有没有其他办法呢?

是不是需要设置search_path之类的路径啊，求大牛指导

search_path 可以用来寻找lib/db ,但是能不能用来寻找网表就不清楚了，估计是不能。你最好自己写一个tcl脚本把这些网表路径抓出来。

最简单直接的办法，谁做综合，让他给你一个rtl list 就ok了

明白了，谢谢哈

请问大牛：我自定义的很多RTL代码是不是可以生成lib或db文件，然后再引用这个文件呢

应该是可以的，就像IP一样。

擦，弄个.v文件路径抓出来，弄个file list就OK了啊

那应该怎么读file list呢?

请问最后怎么解决的?