CTS产生了输出浮空的反相器
时间：10-02
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用EDI做CTS，结果发现时钟树中有2个反相器的输出没有接其他的门。这2个反相器似乎不属于这个时钟树，但是不知道为何工具会生成它们。形式验证表明P&R后的设计还是对的。有人遇到过类似的情况吗?
谢谢。
谢谢。
dummy gate吧，经常的事情，不用理会
挂上output floating 的INV ,会使相应的path delay增加，有可能工具就是为了增加tree的latency而加上的，逻辑上是没有问题的
dummy gate是工具自动产生的，还是因为clock spec里有特别声明才产生的?
应该是工具自动产生的吧?
非常感谢大家的回复