DC综合后已无时序违例但是ICC data_setup时又出现

在DC综合里面已经把时序违例都解决了，但是在ICC data_setup里面的timing.report里面又出现setup的违例，而且违例较大，是时钟周期的一半左右。我看了一下违例路径，占最多的是PAD的延时。而且由于该条路径是在时钟下降沿工作的，所以required time也特别小，这种问题要怎样解决

分析一下约束，如果时钟是内部的，与PAD相关的是否合理?如果是PAD进来的，时钟也会有PAD延时，应该问题不大。感觉是约束定义问题。

时钟也是外部给的，而且今天把约束放的很宽，但是违例还是很大。不知道是不是双边触发的缘故，对于这样的电路设计在DC综合时需要怎样特殊的定义，求教