求大神指教cadence中进行Verilog-XL仿真遇到的问题
时间：10-02
整理：3721RD
点击：
,在输入functional保存后出现这个
顶啊，顶啊
求大神指教啊
工具没装好吧
现在我装了ldv51，输入funtional后正常，但从shematic进入时仍提示 invalid Verilog executable
,在输入functional保存后出现这个
顶啊，顶啊
求大神指教啊
工具没装好吧
现在我装了ldv51，输入funtional后正常，但从shematic进入时仍提示 invalid Verilog executable