Modelsim反标sdf文件成功后，后仿真时报错$setup

# ** Error: E:/post_sim/denrq1.v(88): $setup( negedge ENN:5599 ps, posedge CP:6006 ps, 1100 ps );
#Time: 6006 psIteration: 0Instance: /test/CHIP/chip/nk8051top/ethe_face/tx_buf1_DIN_LowByte_reg_4_
1.sdf是pt生成的，而且pt报告没有setup和hold违例才去做后仿的，怎么还会报错?难道是lib和verilog库不匹配?
2.上面的错误是不是说使能ENN信号的下降沿在5599ps时到来，时钟CP在6006ps时到来，两者在库里定义的最小时间差应该是1100ps而现在建立时间有违例?
3.时钟周期是166ns，6006ps根本没有在时钟的上升沿啊，就算加上latency，上升沿也不会在该时刻到来啊
4.在6006ps复位信号也没有到来，信号都处在不确定态，怎么会有建立时间违例呢……

margin不够， 你pt 的slack余量多少?

a) you'd better to look at the sim model carefully.
sometimes the notifier changed not like what u expect.
b) pt no violation ！= sim no violation.
for some false path (async signals) even double sync instance.
c) btw, some pt constraints are not correct. right?

我看到仿真时提醒
# ** Warning: (vsim-3448) CHIP_max.sdf(164180): Setting negative specify check constraint (-1096 ps) to zero.
是不是由于Modelsim把负的约束设成0导致的啊。库里的器件确实有library hold time和setup time为负值的情况
是不是把neg_chk选项打开就可以了?

可能是sdc有问题的

margin不够是错误么

请问你的问题解决了没?我也遇到类似的问题！

哥们，这问题解决了吗，我也遇到这问题了，是什么原因引起的啊?

请问neg-chk选项在哪里?

请问你的问题解决了吗?怎么解决的呀?

“在6006ps复位信号也没有到来，信号都处在不确定态，怎么会有建立时间违例呢”既然复位还没有到来，有时需违例是因为信号处于X态，仿真工具并不知道此时信号是否在变化，报violation你可以不关心呀！

我遇到了类似的问题，但是modelsim报的error，请问你最后是怎么解决的?我vsim +no_neg_tchk或者是vsim +neg_tchk都是一样的报错。谢谢！

Errorvsim-3448)E:/**/worst.v(11385):Setting negative specify check constaint(-330 ps) to zero.

Time:0 ps Iteration: 0 Region:/top/**/u_slave.v/\sft_reg[2]\File: E:/**/worst.v

请问这个negative timing的问题后来解决了吗? 怎么解决的? 谢谢

是啊，这个问题怎么解决是sdc约束有问题吗?还是什么?
大家看看我这个问题！
# ** Error: (vsim-SDF-3262) E:/verilog_test/ibm/filter_icc.sdf(121508): Failed to find matching specify timing constraint.
# ** Warning: (vsim-3448) E:/verilog_test/ibm/filter_icc.sdf(121528): Setting negative specify check constraint (-9 ps) to zero.
# ** Warning: (vsim-3448) E:/verilog_test/ibm/filter_icc.sdf(121529): Setting negative specify check constraint (-107 ps) to zero

可以试试把RECOVERY那一行取消

同样的问题，求助?

是不是sdf文件版本的问题啊?

可能是SDF文件版本的原因，具体不是记得很清楚了，貌似是2.0还是1.0哪个版本是不认负数来着的，lz可以pt导sdf的时候试着把3个版本的都导出来试试

sdf文件没有反标到project的instance里面，所以使用的是库里面的延时

maybe ur testbench , please check `timescale ,change this 1ns/1ns or something