时钟信号并不是一直保持一个周期要怎么进行约束呢？

我自己猜想是按照普通的时钟来约束，周期则用它的 较小 的周期。
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看和它相关的电路是怎么设计的，这个不能光看一个波形来决定。
要问相关designer .

您好，可以举一个简单的例子么?

你都有波形，有代码。不应该来问我了。
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通常设计， 按最短周期下约束，没问题。

这是某个cg输出的时钟吗?
你可以约束在cg之前

-waveform写清楚啊， 应该可以描述清楚的

waveform只能描述好占空比吧，时钟周期仍是固定的。但这个信号（spi_clk）是，保持一段时间的固定周期，突然来一段低电平，然后再回到固定周期的状态

-edge ?-edge_shift ?

我看了man create_clock
prompt> create_clock "u13/Z" -name "CLK" -period 25 -waveform {5 10 15 25}
-waveform可以描述整个clock 周期的情况的，
就是你这种后面有点特殊的情况，

有点特殊啊

谢谢小编的回答。我现在就按照固定周期的那个时间来约束了，既然这个都能满足的话，那后面一段时间造成的比较大的一个周期也能满足。