对于一个clock gating怎么设multicycle？

对于一个AND的clock gating检查，怎么设置multicycle呢?
我的写法是：
set_multicycle_path -hold 1 -from [get_cells A] -to [get_cells B]
但由于A本身是一个时序cell，而B只是一个AND gate，所以sta每次都报无效的end point，怎么破?
看了set_multicycle_path的帮助，start point和end point都需要是时序cell才可以，但我的B就是一个AND gate。

有谁知道不?在线等。

继续问

?

clockgate check怎么能设multicycle呢，没道理

可以用data check实现

那怎么解决呢?

望指教！

set_data_check-holdVAL-from [get_pins AND/A]-to [get_pins AND/B]
查阅一下手册的data check部分吧

但是现在STA已经报出有clock gating violation了，还要使用data check吗?

不需要了， 直接看cg check的结果就行了

data check好像是约束不是check rule来的，可以驱动优化

现在就是sta报出clock gating的hold time问题，我不知道怎么解决。designer说那是一个静态信号，不会变的，所以出现的clock gating的hold time问题可以忽略。但是我不想把这里设为disable_clock_gating_check，才想到用multicycle的。

有hold 修掉就是啊

是假错来的，我现在就是不知道怎么过滤这个假错！

继续求答案！