DFT 时钟上多加了一个scan mux，clock也被取反了

最近在DFT时遇到一个问题，如上图。
图一，是一个clock gate后的时钟直接驱动reg，clk是经过scan mux过的。按理说，gate后的时钟时不需要再scan mux。
但是经过DFT后会在gate clock后再加一个scan mux。而且还取反了，导致formality不通过。
问题：
1. 怎么可以抑制在gate clock后再插scan mux?
2. 什么原因导致clock取反?

Thanks

自己顶一下

你这种icg 已经带了scan bypass功能啊，即TE， 按理说不应该再加mux的，
不清楚你这种是preicg还是posticg， 再看看icg的使用吧

preicg还是posticg 都用过，
ICG是手动写的，不是工具自动插的。
我看了下取反，后面的mux是带取反的。所以应该没有问题，
我脚本里用了autofix 功能。
但是，还是不知道为什么会在加MUX，不识别我手动加的latch