求教，DC时序检查的时候根据什么确定用下降沿还是上升沿检查
时间：10-02
整理：3721RD
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如果代码里的输出寄存器是在电平敏感的块里面被赋值的，那综合的时候 out put delay 怎么做约束?
都会查的， 哪个差报哪个
谢谢小编回答 那如果代码里的输出寄存器是在电平敏感的块里面被赋值的，那综合的时候输出的port口的 out put delay 怎么做约束?
set_input_delay -level_sensitive