20nm工艺下后端设计的一些特点
1）double pattern
这个可以说是最变态的要求，现在EDI处理它比ICC要好些，但是也没有完全解决问题
简单说这个要求如下：对低层的metal走线，如果第一根线与第二根线之间是最小间距，就要检查是否有第三根线与第二根线保持这个最小间距，如果有的话，再往后找第四根，一直找下去，如果找到第n根，与第一根也是最小间距，就叫一个“最小间距环”，这个环里面的走线的条数一定要是偶数！
对工具的要求就是要可以自动找出这些“最小间距环”，并且检查是否为偶数。做自动布线时，要求能避免奇数的发生。难点在于这个环可能非常大，如果检测窗口不够大的话，查不到！
有了这个要求，对手动走线，或者手动修改走线来讲，变得非常困难。
为什么有这个BT的要求?因为20nm做photo mask时，一层金属层要做2个mask，这种最小间距的走线，一条要去第一个mask，另一条要去另一个mask，交替着来，如果是奇数的话，无法分配mask了！
接着带来一系列的问题，如果2层mask对不齐的话，就会影响设计的性能，比如电阻电容的大小，线间干扰等。所以在analog设计是，建议避免使用最小间距，在数字设计做STA时，有可能要同时读入多个spef，按照fast和slow路径分别从不同的spef里面取数
2）cell宽度
不同Vth cell混搭时，对排在一起的同一种Vth cell的宽度有一定的要求，举例说，一个很小的Low Vth cell不跟单独放在那里！要求周围（不是简单的左右2边，包括上下和对角）有几个Low Vth cell相邻
麻烦在于如果你要改几个cell，有可能引起周围一大片cell的变更，使得你改好了某个时序，但是又引发了新的时序违反
3）数字电路设计analog化
以前，一条path中，多加个把buf不是什么大问题，但是在20nm的高速设计中，你不得不斤斤计较每一个buf，尽可能地不要工具插入buf，使得数字设计象模拟设计似的。floorplan稍微一点不合理，就会降低100MHz的速度，因为2GHz和2.1GHz的差别不到24ps. 线间干扰变得非常敏感！
顶起！cadence和TSMC合作20nm的，所以EDI比ICC要好是很明显的
ICC适合做一些general design
EDI适合做一些advanced design
学习了，谢谢小编分享
好像Synopsys也与TSMC合作20nm的设计
我只是说，就现在的工具，仅在double pattern上，EDI比ICC好一些。不引申到其他方面
学习了，谢谢小编分享.
没有想到20nm的设计要求这么苛刻，感觉这三条实现起来都是相当复杂。
看完以后，我没有想到任何一个ICC或者EDI的command，option来处理这几个要求。
恐怕都是要手动修复了，这个工作量无法想象啊。
除了这些以外，DFM上有什么不一样?
小编能帮忙说下40nm下的DFM吗?
以后的项目可能会考虑用40nm，不知道与65nm有什么不一样的?
已经了解了1.Mx.S.5.1不一样。2.不允许filler1，libcell加上space约束。3.library based yield optimization。4.LOCV。
。学习一下
真让你问着了，DFM上有一堆新的要求，但是因为涉及到特定foundry的技术，无法在这里讨论。
上面说的几点是每个foundry（T,S,I，你们懂的）共同的要求。
膜拜，了解一下
小编碉堡了。向小编学习。
牛人，佩服！
受教了哦！以后也要研究20nm的，看来难度太大了。
昨天花了半天的时间拜读了小编的部落格 受益匪浅~
过奖了，那些不过是我在论坛里发帖的备份而已。
好远啊
听cadence数字实现部门的研发副总裁说，在tsmc 20nm节点上，他们比 synopsys 要领先半年到一年。可能合作得比较早吧，感觉EDA厂商和foundry的关系也很复杂啊。
synopsys说它成功地正式发行了第一套用于20nm的ICC
别信EDA公司的自吹自擂，他们哪家都好不到哪里去。
顶，好贴，没想到这么大差别
Cadence 总部就在我家门口，上次开迷路了，转到一个路边停车场里面准备掉头，抬头一看，楼上写着红色的Cadence
还没接触过20nm的设计，学习了
It seems a huge explaination！
It is a new world with several new keywords.
1. layout dependent effect
2. double pattern check
3. template pattern check
4. voltage dependent rule
and more
For sensitive analog design or matched signals, you also need color anchor.
They are expected to be assigned to the same mask.
什么是Direction Dependent Rule Check?
什么是Unidirectional Routing?
据说20纳米要有这些。但是不知详情。
后端痛苦指数每18个月增加一倍
只接触过40nm的表示鸭梨很大！
M0是干啥用的?
目前是接触不到20nm，先看看，了解下
顶起，陈老大比我们还快一步
对于这么高速的设计，CRG的设计就变得极为敏感了，不知道老大对这方面有没有什么体会?