dft 时 PLL怎么处理？

我在test mode下在PLL的输入信号端自己增加MUX,用test_mode来做选择，
使test mode下PLL的输出时钟为固定频率。
但是在仿真的时候发现，tetramax产生的pattern,在不同vector的分界处PLL reference clock会有一段时间为低。
这样导致PLL的输出会出现X，导致mismatch
请各位帮忙给个意见 感谢！

CTS阶段PLL的 输入信号设置成exclude 即可pll 输出的func 时钟和dft 的时钟经过mux 选择的切换到dft mode 下面不需要管func 那一边的时钟的

我现在是想要测transition.
在dft mode时，是让PLL的输出clock经过一个分频，产生fast clk连接OCC的fast clk.
所以在dft mode下，即使经过MUX,也是要考虑PLL clock的。

朋友，我现在也在研究OCC测试transition delay，遇到好多一些问题，朋友能够一起讨论讨论吧，交流一下经验，大家一起学习。