自动插入clock gate 问题

大家好，我想问一下关于用DC自动插入clock gate cell的问题，我是用compile_ultra -gate_clock命令的，综合以后发现clock gate相关的路径的timing比较差，我知道有些公司是直接将clock gate写在RTL代码里的，有些是用inert clock gate的方式插入clock gate cell的。我想知道这几种方式有什么区别吗?如何能提高clock gate路径上的timing ?谢谢了

自已顶一个先

再顶一个，有人帮我吗?

一般例化模块级的ICG, 工具自动插入寄存器级clock gating.
如果ICG 有enable violation, 可以考虑split clock gate, 或remove clock gating.
一般高速设计CTS之后容易出现这这种问题。
在综合时就有问题? 难道DFF 和 ICG 的 clock latency 设置得不一样?
如果相同的话， CTS后violation 会更大。 也许应该考虑改代码。

较差差到什么情况，最近我也弄clock_gating 交流下

我也要添加clock gate
有会的高手帮忙一下吗?

同问，如果是自己在RTL时放进的clock_gate，综合时要做什么处理么?或者DC会自己识别那是clock gate吗?

本身差距不大。不过例化可以更完整的规划你的方案。
另外-gate_clock 与 insert_clock_gating基本一样，没什么区别。

在RTL中先用assign将clock与enable信号相与，输出给到后面的寄存器，综合的时候，这样的电路需要如何处理，怎样防止有时序违例呢?

通常到了postcts才有clockgating violation啊， 之前有，那就是enable的 datapath太长了，