GF28SLP的6x6芯片PLL数量问题？

做后端半年，没有多少经验，现在要做一个GF28SLP的6x6芯片，关于PLL的数量和布局问题有些疑问。求各位大神赐教：
这个芯片主要有以下模块：
双核A7
ARM11
DSP核4个，主要实现4G（LTE-Advance）
USB3.0
DDR
面积6x6左右，500+ 管脚，wirebond
现在考虑PLL的数量以及摆放问题?
从实现角度和后期timing signoff方面考虑，怎么摆放以及几个PLL合适呢?

pll看要提供几个时钟给core啊，比如arm的时钟从一个pll来， dsp从另外一个pl来， usb，ddr也可分开，
可以用2~3个pll， pll都可以放一起， 作为所有的clk source，

这就是个AP芯片了，标准的

28 做6x6 ，很不小的芯片了，dsp是ceva的吧

PLL数量，主要看前端的时钟架构吧，前端的时钟架构，就决定了整个IC运行的时候，至少需要几个PLL。PLL的摆放，就尽量靠近它的IO和它驱动的IP，还有就是看PLL手册上，对PLL的floorplan有哪些特别的要求了。

时钟结构比较复杂，现在基本是给每个subsystem都规划了PLL，5~8个。感觉有点多了。有两边是IO limited，怕PLL太多又放不下。

谢谢，确实还需要看看PLL的手册。学习中。

不是所有clock domain都要分的那么开， 我觉得2~3个pll足够了，
一个pll可以输出很多频率呢，而且还可以再分频等，

嗯。主要是不同的subsystem需要动态调节频率，感觉很难减少PLL的数量了。

这样的，动态调频，很复杂啊