clock transition 会不会影响hold

会，但是影响很小吧

很少影响，

如果一个输出的clock pin的transition比较大，我发现在报hold的时候，
属于launch clock的时候，可能delay是200ps，
但是在capture clock的时候，delay可能就是100ps，
感觉原先的clock skew可能是50ps，现在就相当于变成100ps了，
感觉会多出比较多的hold violation呢，不知道我想的对不对

这是OCV的原因，不是transition导致的

理论上会影响Hold，因为Tran大了IRDrop等外界干扰带来的Uncertainty会增大。
但STA上会不会导致Violation增大就要看Strategy了。

OCV会影响，但是比OCV的影响多出了50多ps~不知道如何解释了~

clk trans 不能太烂 ， 太大的修掉好了，

你把slew报出来看看，在launch和capture时不一样
具体path贴出来，CRPR开了吗

我就是报launch和capture发现的啊，差别太大，crpr开了~