为什么有些path 设为 半周期 check ？
时间：10-02
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RT , 不知道， 前端为什么这么设定，电路跟半周期有什么不同吗?
上升沿/下降沿触发造成的吗?
对的， 不知道 为什么这么设定 ， 一个上升沿， 一个下降沿
有些path是这样的， 问前端
设计中是尽可能避免半周期的，上升沿和下降沿的jiter不一样，会吃掉时序窗口；如果出现这样的情况，问前端，并留多一些margin