clock gate path在做CTS的时候如何打破控制逻辑与enable端的loop

我在做design的时候，发现有些clock gate E端的net被视作clock net,但控制逻辑的data path其余部分都当作普通的signal net,在log file中看到有这个提示信息
CTS:design loop found at pin
最后做完PNR后发现这些clock gate的net都没有被工具好好地优化到，导致delay和transistion都非常大。
我在想这个问题是不是design当作有icg都会遇到?
还有如何很好地解决这个问题?让工具在Place或者cts的时候做icg优化（duplicate,relocation,merge,splite),这样做会不会导致FM不过?

我发现那个有loop的pin并不是E pin而是ECK pin所以，应该不是这个原因导致的，那我觉得应该可以用icg optimize来解决这个问题

召唤小编

这个问题解决啦，原因就在于我的flow中单独对reset set这个的network做时钟树导致这个clock gate E pin的net变成cts_synthesized的。

你好啊，我觉得：
(1) reset,set 这些hfn，设置好约束，在place的时候，工具自会处理；一般情况下不需要单独做buffer tree
(2) design中有icg的话 ，一般情况下都会有loop的吧，因为这个icg的enable信号，是来自DFF，这个DFF的clk pin又是这个icg的output pin，具体应该不会打断的吧

你说的那个优化不好的情况，能再具体一下吗 我没有看太懂，谢谢啦先！

额小弟新人一枚，想问下HFN是high fanout number的意思吗?谢谢