I/O数量较大的数字芯片_问题

小弟设计了一款数字芯片，I/O数量是80，当利用率为70%，core的尺寸是1mm*1mm。但是，由于I/O数量巨大，为了引出所有pin脚，考虑到每个PAD的尺寸要求，不得不把core的尺寸增大到3mm*3mm。结果，由于面积的增大导致延时增加，后仿中很容易(尺寸是1mm*1mm时完全正常)。即便找到错误的原因，还要重新布局布线，再后仿验证，耗时耗力。所以，请教一下有经验的朋友，这两个问题怎么破啊…

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core的尺寸为1mm*1mm时，怎样实现PAD的正确引出

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core的尺寸为3mm*3mm时，有没有更好的方法提高效率

PAD的类型有stagger和inline之分。你这种情况要用stagger IO。

pad limited芯片用stagger io， 否则用inline io，