DC综合时序问题

请教各位一个低级的问题，麻烦大家有空帮我分析一下，先谢谢哈！
我现在用dc进行综合，采用top-down的方法综合时报了很多setup违例；但是当我对存在setup的module单独综合、而且使用同样的约束，时序完全能够满足。不知道是负载的原因还是其他的?
请各位帮我分析一下，该如何解决此类问题?
谢谢！

fanout， wire load都是原因
如果使用DCT，或者选择auto wire load model selection的话，就算是相同的script，如果module不同，其中的wire delay也是不同的

我用的是中芯国际013um工艺，我的约束设置大致如下
set_wire_load——摩德利-那么“reference_area_1000000" -library smic13_ss_1p08v_125c
set_wire_load_modetope
set_max_area0
set_load0.5[all_outputs]
set_fanout_load20[all_outputs]
set_max_transition1.1[get_desgins *]
set_max_capacitance4[get_designs*]
set_max_fanout20 [all_inputs]
不知道以上设置的大小是否合适（设计的代码里有很多类似于总线的变量、端口，他们都包含许多位），麻烦各位有空帮我看看?
谢谢！

刚才输错了几个字，现更正如下：
我用的是中芯国际013um工艺，我的约束设置大致如下
set_wire_load_model “reference_area_1000000" -library smic13_ss_1p08v_125c
set_wire_load_modetope
set_max_area0
set_load0.5[all_outputs]
set_fanout_load20[all_outputs]
set_max_transition1.1[get_desgins *]
set_max_capacitance4[get_designs*]
set_max_fanout20 [all_inputs]
不知道以上设置的大小是否合适（设计的代码里有很多类似于总线的变量、端口，他们都包含许多位），麻烦各位有空帮我看看?
谢谢！

同问。还是不明白啊。

这几天没有时间做实验，不知各位飘过的大侠，有何高见！

请问你帖子里面的这个问题解决没有?我也遇到了跟你类似的问题，具体见帖子http://bbs.eetop.cn/viewthread.php?tid=440018&highlight=

具体问题具体分析，先检查你的顶层sdc吧，特别注意clock和reset的约束

尝试改变fanout load capacitance