请教高手：calibre产生netlist问题

本人在使用calibre lvs，从两输入与非门layout产生netlist，得到的.sp文件如下：

* SPICE NETLIST
***************************************
.SUBCKT EE_BIT BL WL CG AG SUB
.ENDS
***************************************
.SUBCKT EE_BIT_8P4 BL WL CG AG SUB
.ENDS
***************************************
.SUBCKT nd02d0
** N=0 EP=0 IP=0 FDC=0
.ENDS
***************************************
上面两个.SUBCKT是版图里面没有的，
而应该得到的2输入与非门的引脚，晶体管信息都没有。
请高手帮忙，不甚感激！

dingding

调用其它的库单元了吗?
以前没遇见过这种问题。
只是弱弱的猜测一下哈 是不是调用了其他的库元件，又没有加载上?

谢谢you

检查下版图，可能你画的不正确无法提取。
或者你的lvs文件有问题

没有提出管子信息
检查一下你的管子model定义，另外看看lvs里面有没有提提取过程中出现不匹配的状况。

谢谢大家的答复，
我的版图是从用将GDS文件导入到CADENCE里面的，应该是没有问题，
也应该不是调用了其他的库单元
LVS文件在跑其他的库的版图的LVS时没有出现问题，
是不是不认识版图里面的层次，才导致这种问题呀?
谢谢大家

注意GDS导进CADENCE后最好attach到技术库，还有你可以点击那个netlist中的某个subckt的名字，看它对应的是版图的什么位置，再看看该位置是什么器件

没有提出任何器件， 如果版图ok， 应该是calibre lvs 的文件问题

这个问题一不小心解决了
是Chart的工艺，增加一层LVT ，就可以提取出来了。
还有一个问题，也解决了。
本来还不能从schematic正确提取cdl（只能提取MP或者MN，而不能提到NMOS_3p3等）
原来的版图和电路图是购买的硬核，即使重新设计时采用的是同样的工艺。
但必须重新实例化晶体管。
这样就能够从电路图识别了。
谢谢大家

小编，请教你一个问题，你的spice model 文件怎么得到的?spice netlist是用这个工具。如果看到麻烦一下啦。