关于sp文件用cadence中CDL导入过程中出现ERROR

请问一下，数字后端设计中，我在把修改的*.sp文件通过CDL导入cadence中，出现一下问题：
1.ERROR：ILLEGAL NODE NAMEbb_gjb_inst_tx_encode_top_inst_tx_inst_tx_buff_inst_tpp_ctrl_inst_tpp_hder_inst_reg_tc1_750_139
这里的红色部分是sp文件的线网名的一部分，出错部分对应的sp文件中原内容是：
XU35986 n16807
+ bb_gjb_inst_tx_encode_top_inst_tx_inst_tx_buff_inst_tpp_ctrl_inst_tpp_hder_inst_reg_tc1_750_139_
+ n19919
+ bb_gjb_inst_tx_encode_top_inst_tx_inst_tx_buff_inst_tpp_ctrl_inst_tpp_hder_inst_reg_tc1_750_133_
+ n21477
+ VDD VSS AOI22XEM

顶一下，请做过CDL in的大虾们指点一下。

解决了，spice文件不对

hhhhhhhhhhhhhhhhhhhh,jifen

你好我现在也是用sp文件导入电路但是出现一个问题文件总是导入一半就停止了sp文件中有的模块无法导入成功你知道这是什么原因吗希望能得到你的答复谢谢