大家能聊聊post-CTS时序优化的话题吗？
在不牺牲CTS的前提下， 对post-CTS做优化， 大家畅所欲言啊！
这个问题的scope有点大.....
CTS前的Timing 无Vio, CTS后,如果Lat,Skew 与CTS前预估的接近, Timing不该有很大的Vio才合理.
如果post-cts有时序违反，我一般是利用useful skew或size cell把前几条违反的修掉，然后做post-opt，若有违反再修再优化，如此循环。也会试着加上useful skew约束让工具重新cts，post-opt。也会重新floorplan。也会重新DC。也会修改RTL。
对clock skew一般不太关心，只要时序都OK就行。
clock insertion delay还是比较关心的，delay大了，问题也多了。
似乎useful_skew一旦启用就是对全局的， 有没有只对某些path的呢? 如你所说， 如果useful_skew反复使用，会不会有什么副作用?
我是对前面几调违反比较大的使用的，手动调整的，调了clock skew之后可能会出现hold违反，在signoff阶段修掉就可以的。
當clock skew還不錯..但timing變很糟
建議分析一下是不是有些地方在legalize place 被搬很遠了
或許這才是root cause
skew只是在做cts时的一个评估指标，cts做完后，就不要考虑skew了，做postcts优化时，主要是优化时序的，这时候会把skew优化大的，你要的是时序，又不是skew。后面pt修时序的时候有可能还要人为推时钟，这样skew更大了，呵呵
教给小编一个好招... 便捷又迅速
请使用cadence的EDI 11，CTS阶段采用CCopt方法，时序会好很多，并且有很强的SI预估前瞻性...
谢谢。 一个小问题： skew和insertion_delay也能兼顾到吗? 听起来有点像MMMC优化的感觉， 每个mode和每个corner都自动优化， 一经拥有，别无所求?
clock skew的计算一般CTS方式无非就是capture clock和launch clock之差，除了CLKBUF不会touch别的单元
CCopt方法把这两部分延展到了datapath上，也就是说它缩小skew的方式需要更多的服务器运算时间来统筹整个CTS和CTSopt阶段，而不是将两者独立进行。
才疏学浅，刚刚接触...
说得不对之处，请大神指点
请教下，加useful skew约束的命令是哪些啊，谢谢！
是谢青青吗? 搞你的前端去，别来这捣乱
这个是可能，有时候可能是某些的地方有congestion影响了timing的优化结果！
CCoptCadence 新收的公司..又要另外的license
EDI11.1才有玩不到
EDI 11都玩上了?
木有正式release吧
bata我这里有，试了几个design，还没进行总结
我的boss在测试，还木有定论
EDI11.1，昨天的seminar，你们这么早就测试了，羡慕啊。
EDI11.1 FCS 去年就release了，可以用到了
昨天的seminar啊，我们这边去年就来了...
不过我也要毕业了，测试结果就留给下面的人了
clock skew还是要关心的，在高频数字电路里，对这参数就比较敏感，反而insertion delay就没有那么高的要求了
做时序优化时，首先是要满足timing target，如果最基本的都满足不了的话，谈其它的没有什么必要。
影响时序的因素有：clock pin的位置，local congestion，long interconnect，DRC等等，手段无非就是针对这些因素做优化
然后呢，就要关心那些你的设计中，需要关心的问题了，比如skew
>>请使用cadence的EDI 11，CTS阶段采用CCopt方法，时序会好很多，并且有很强的SI预估前瞻性...
真的有這麼強? 還是估計到SI?
这几个参数本来就是相互关系的
给个小建议吧
做完时钟树以后，fix时钟单元
再优化其他的参数。
CCOPT对单时钟block的时序优化很有效，但对复杂多时钟域的design处理还不太好。
这个有问题啊，你要是cts和insertion delay 都控制得不错，应该不会有太多setup timing的，是不是place没收干净，或者margin留的不够，是不是sdc没有调好呢?