求高人预测下：22nm工艺出来后，数字后端的发展前景

FinFET 14nm, 10nm, 7nm

我们现在还在做28，感觉到22也还可以吧，依然需要我们这些熟练工来做数字后端啊，会有天翻地覆的变化么?

只有天翻地覆的价格

真不淡定了

一直在想的是，10年后工艺发展到极限，工作怎么办?

要繼續做下去要先搞懂DRM不然連DRC violation都不知道診麼修, forbidden pitch .....

tool會越來越聰明的
S家也在推自己的in design verify tool了
不曉得修復率好不好
就我看越先進的製程就是concern越多而已 -_-"

能发展10年还不够你赚的 估计10年后很多都不做技术了吧！

先進製成而言(28以下)目前比較聰明的TOOL是ATOP的

刚好收到邮件：
GLOBALFOUNDRIES与Synopsys分享20/14纳米时序签核最佳实践
日期: 2013年10月29日, 星期二
时间: 11:00AM CST
长度: 30分钟研讨会 + GLOBALFOUNDRIES 和 Synopsys的Q&A
您好,
本次在线研讨会将概述使用PrimeTime与StarRC在先进节点中时序签核流程的基本要素。研讨会的开始将由GLOBALFOUNDRIES概述20纳米以下的先进结点中时序签核的考量要点，包括製程变异的建模与计算、双重图形技术(DPT) 、以及FinFET原件特性等。接著Synopsys将简介处理多情景设计的科技、加速ECO的独特能力、以及最新的原件级别粹取技术。
主題:
20/14纳米的变异性考量，包括FinFET架构带来的影响
处理双重图形(DPT)对粹取和时序分析的影响
考量on-chip variation和减少时序分析悲观性的最新科技
在StarRC/PrimeTime ECO流程里处理金属填充

十年后，正是上有老，下有小的时候。要是失业了，就完蛋了

14nmFinFet的DRC将会是个体力活
S公司的in-design icv也不是能完全fix DRC。

我看Cadence 在推20nm 但是有了DPT的 leakage 不如16nm/14nm FinFET ,所以synopsys在主推 16/14nm 我比较看好16/14nm

出来的不管是22 还是20 ，大部分的都还会用28nm,然后直接到16nm