DC的时钟问题

问题一：

1、为什么说output就是clka出来的。2、时钟周期是怎么定的。

问题二：如何理解：
两个时钟周期均为 2ns 的时钟 clkA，clkB，若之间存在异步路径长度为 1.9，则未加约束时slack=0.1，若将他们分别改为 1.99ns 和 1.98ns，则 slack=-1.88ns

问题一：人家就是这么设计的，没有为什么
问题二：如果时钟周期分别是1.99，1.98，它们之间的最小时间间隔可能就是0.01，（有待验证，大概这个思路）
更正你的说法，“未加约束时”，应该没有时序，也没有slack。
虽然我知道你想说什么，但是还是希望描述准确。

谢谢小编！就是说时序是在加完约束后他才存在的。我是看了一篇论文，里面讲到了异步路径的问题，不他理解里面的说法。

問題一:
你可以想像my_block是你的chip,my_block前面想像成是A公司的chip,my_block後面想像成是B公司的chip,如果這些chip都在電路板上大家是共用同一個clock.
這個clock period不用管怎麼定因為題目沒說但要注意這個clock period訂下去去是合理的嗎?看這個constraint這個clock period很OK
問題二:
我看不懂你要問的問題所以抱歉啦,或者你可以用英文翻譯一下嗎?

谢谢！问题一：可不可以这样理解，来一次clock period要使片上三家公司的chip的时钟要求，所以我们在创建时钟的时候不仅仅考虑自身设计的需要，还的考虑一起流片的公司的时钟?
问题二：其实是不理解为什么将时钟改为 1.99ns 和 1.98ns后，他的slack=-1.88ns