异步时钟 门控时钟

为了减小功耗，设计中用了图一的结构，看到某些资料中写到图一中AND的输出可能会有毛刺，在综合时（用相关的指令）就综合成图二的结构（L1和ADN组成门控时钟）。
但是F1和F2的时钟是异步的，图二的L1可能会出现亚稳态。
这个要如何处理?

这个问题，问得好！

图1的结构没亚稳态，有毛刺，图2的结构有亚稳态，但没毛刺；
如果图2的结构，在L1的D端前加两个触发器用作同步，会有两个周期的延时，设计不允许啊。
求大神指导。
PS：时钟频率clk1 400k；clk2 32k

我觉得亚稳态不会从and门传播出去的，会被clk2的高电平屏蔽掉吧。

set_clock_gating_check?

综合的时候设置 set_clock_gating_check -setup $setup_time -hold $hold_time

AND的亚稳态 怎么会被高电平 屏蔽啊?低电平才能屏蔽吧。

哦，确实不能屏蔽。

门控时钟的建立时间和保持时间只是使能信号对锁存器的建立时间和保持时间吧，对于这个结构，产生使能信号触发器F1的时钟是clk1，而锁存器L1的时钟是clk2，这
两个时钟是异步的。
是不是这两个时钟之间定义false，然后再想办法处理L1的亚稳态问题。
还是说，不管异步时钟的问题，只有设置了您所说的约束，就可以了?
不知对否，望指导。

因为异步时钟而导致L1出现亚稳态，怎么办啊?还是因为什么原因不用考虑这个问题?

en信号在clk2打两拍呢?

压稳态只是一个概念，这里下降沿踩到亚稳态，等到上升沿来了早就稳态了