有关input_delay和output_delay
时间：10-02
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初学DC，在读一个顶层脚本的时候，遇到点问题，，希望各位大神指点。在一个EMIF的时钟域中，
set_output_delay [expr ($sdram_setup+0.5+$diff_paddly)] -clock [get_clocks EMIF_clk] [get_ports pad_mem_datout[*]]
在这个里面的0.5的值是怎么得来的，diff_paddly这个数据值又是什么造成的延时?
谢谢各位指点啊！]这个端口的用的是
pad_delay。另外，这个0.5的margin值是，根据设计规范给出的，还是经验值啊?
set_output_delay [expr ($sdram_setup+0.5+$diff_paddly)] -clock [get_clocks EMIF_clk] [get_ports pad_mem_datout[*]]
在这个里面的0.5的值是怎么得来的，diff_paddly这个数据值又是什么造成的延时?
谢谢各位指点啊！
0.5估计是给绕线或其他因素留的margin，后面一个看字面意思好像是pad delay吧
在脚本中是分别定义了diff_paddly和pad_delay两个值的，还是在同一个EMIF的时钟域set_input_delay [expr (5.5 + $pad_delay)] -clock EMIF_clk [get_ports pad_mem_datin
pad_delay。另外，这个0.5的margin值是，根据设计规范给出的，还是经验值啊?