请问下ISSCC和JSSC的paper中的芯片布局图是怎么画的？

我以前主要做FPGA的逻辑设计。这次因为项目需要，要做ASIC的flow，所以在ASIC设计尤其是后端还是新手，请大家不吝赐教。

现在在做一个项目，在用Design compiler做前端综合，用SoC encounter做后端。项目偏重research，所以并不需要真正的流片。现在需要做完P&R之后，得到芯片的布局图（chip micrograph, die figure, 或者phantom view）。就像下面这些图片中画的那样（这些图片均出自JSSC）。请问一下，这些图是怎样画出来的。用Encounter做的话，需要完成哪些步骤，然后能得到下面的图。谢谢大家！

看起来像是实物的显微镜图。跟EDA软件里看到的是不太一样。
完成流片才能看得这么真切：）

谢谢小编答疑。
那估计我只能先使用P&R之后的layout图了。暂时还没有流片的条件。