NCverilog 后仿违反，求释义
时间：10-02
整理：3721RD
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近日用NC进行后仿时，console simvision 窗口显示出下面的
ncsim> run
warining！ Timing violation
$setuphold<hold>(posedge CK &&& (flag == 1) :14NS,posedge D:14NS, 1.000: 1NS )
File: /setup_files/smic18m.v ,line=9818
scope: tb_top.u_top.r_add_buf1_reg_7
Time : 14NS
warining！ Timing violation
$setuphold<hold>(posedge CK &&& (flag == 1) :14NS,posedge D:14NS, 1.000: 1NS )
File: /setup_files/smic18m.v ,line=9818
scope: tb_top.u_top.r_add_buf1_reg_3
Time : 26NS
simulation interrupted at 1000000NS +2
仿真部分结果如图所示：
clk1,clk2上面的是输入接口，下面的三个接口是输出接口。大家可以看到选中第一个输出接口在经过红色的不定态后预期输出正常的数据，但是却输出了一个金色的有不定态的数。而后第二个，第三个数...全都是正常的值。也就说仅仅第一个数值的产生有问题。
求助：1，$setuphold<hold>(posedge CK &&& (flag == 1) :14NS,posedge D:14NS, 1.000: 1NS )是啥意思啊?
2，仿真图出现的问题是啥情况啊?这可不可靠?有可能是什么原因造成这个问题?
在此拜求各位大神仔细看看这个问题啦！
ncsim> run
warining！ Timing violation
$setuphold<hold>(posedge CK &&& (flag == 1) :14NS,posedge D:14NS, 1.000: 1NS )
File: /setup_files/smic18m.v ,line=9818
scope: tb_top.u_top.r_add_buf1_reg_7
Time : 14NS
warining！ Timing violation
$setuphold<hold>(posedge CK &&& (flag == 1) :14NS,posedge D:14NS, 1.000: 1NS )
File: /setup_files/smic18m.v ,line=9818
scope: tb_top.u_top.r_add_buf1_reg_3
Time : 26NS
simulation interrupted at 1000000NS +2
仿真部分结果如图所示：
clk1,clk2上面的是输入接口，下面的三个接口是输出接口。大家可以看到选中第一个输出接口在经过红色的不定态后预期输出正常的数据，但是却输出了一个金色的有不定态的数。而后第二个，第三个数...全都是正常的值。也就说仅仅第一个数值的产生有问题。
求助：1，$setuphold<hold>(posedge CK &&& (flag == 1) :14NS,posedge D:14NS, 1.000: 1NS )是啥意思啊?
2，仿真图出现的问题是啥情况啊?这可不可靠?有可能是什么原因造成这个问题?
在此拜求各位大神仔细看看这个问题啦！
我自己顶一下哈
有没有人啊
后仿的时候不一定所有的timing问题都需要关心，只需要关心本次仿真的case的路径；
好的，多谢您啦！
异步输入吧，调整输入时间。
我只能回答你的第一个问题：
(posedge CK &&& (flag == 1) :14NS,posedge D:14NS指的是CK上升沿和D的上升沿两个时间都是在14ns，所以不符合时序。本人拙见，仅供参考