为什么有时需要create一个virtual clock，然后input/output delay和它相关

如题。
为什么有时需要create一个virtual clock，然后input/output delay和它相关?

让input/output delay 和某个real clock相关会有什么问题呢?

没什么问题，主要是牵涉到cts之后 clock tree latency怎么反映到I/O clock上
如果是real clock , 那么propagated 后， i/o clock自动加上这段latency， 也正是需要的
如果是virtualclock， 需要人工指定如何adjust， 如
set_latency_adjust_options -from real_CLK -to virtual_CLK ( ICC command ) ,
virtual clock的好处忘记了， 反正对于IO clock控制， real和vitual都行的，
如果要省事情， 就real clock好了，

请问：
post sta时，如何在pt中处理virtual clock 哪?有相关的command支持么?

其实这看你如何理解set_input_delay了，input_delay约束始终本来就是指片外的时钟，用虚拟时钟才合情合理

嗯， 确实如此。
我感觉virtual clock也不是很好， 因为毕竟没有launch 和 capture 的真实 clock latency。应该回到top level去看block2block的path。

请参考这里陈大大的《后端面试 每日一题 061》提出的问题及其解答，有提到在cts之后虚拟时钟解决in2reg,reg2out vio起到的作用。
http://bbs.eetop.cn/viewthread.p ... =%BA%F3%B6%CB%2B061