综合时哪些cell不用用？用了个AND2ST3X，7ns的延时

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U14/A (AND2ST3X)0.0044.38 r
U14/Z (AND2ST3X)7.9552.33 r
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查了下lib文件，cell延时没这么大，难道是线延时?这个cell是连接logic到io的

如果是连接到IO的，可能是U14/Z 处的loading cap 太大，才导致这个cell的cell delay这么大的。
report_timing - trans -cap看一下

captransincrpath
NAND2B1ST3X0.030.130.190.43 r

i2c_logic/sdata_o (i2c_logic)
U11/Z (AND2ST3X)5.0113.627.858.28 r
i2c_o (out)13.620.048.32 r
data arrival time8.32

非常感谢，有个5.01pf的电容
为啥这个地方会加这么大的电容呢?

因为要设个case_analysis ,详细请参见
http://bbs.eetop.cn/thread-388174-1-1.html
所以这个地方没有约束到，所以就冒出来这么大的loading cap
但是试了下set_max_delay,约束是约束上了
但是不见效果，消不掉这么大的loading cap
captransincrpath
NAND2B1ST3X0.030.130.190.43 r
i2c_logic/sdata_o (i2c_logic)
U11/Z (AND2ST3X)5.0113.627.858.28 r
i2c_o (out)13.620.048.32 r
data arrival time8.32

max_delay4.004.00
output external delay0.004.00
data required time4.00
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data required time4.00
data arrival time-8.32
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slack (VIOLATED)-4.32