关于锁存器的时序检查

请教大家一个问题，800M的设计DC时序过不去，想使用电路交织技术，使用两个锁存器，把数据分成两个相位的通路，分别运算再MUX输出。（如图）

问题1，可以这样做吗?不是要避免锁存器吗?
问题2，如果可以，再DC检查时，需要把锁存器的使能信号G设置成时钟信号来检查吗?

自己顶一个，求大神赐教

如果把那两个latch换成dff，功能上还正确吗?

纯同步电路是需要避免latch，不过有些个别设计中也需要latch
如果只是因为频率太高，setup满足不了，为什么不直接降频。这个电路内部的Q其实就是等效于二分频的工作时钟

latch导通相当于组合逻辑，换成DFF会晚一个周期，像累加器这样的结构，可能功能会变

需要处理的数据频率就是那么高，降频就要降采样了

就1楼那个图上的电路来看，我初步感觉是换成dff应该还能用，你的实际电路不仅限于1楼所示的那个电路形式对吧?

嗯，那个是介绍这种电路交织方法的原理图，实际电路是个累加器，想把加法运算按那个方法拆成两通道，因为存在反馈，不知道能不能这么用