关于DC时序分析~来大神帮助下啦！

想问下这时序分析在DC里面怎么做~
左边的是4个PAD，右边是我的模块~
问题在于PAD是一个库的，右边我的模块是另一个库的~
2个库的线载模型是不一样的~所以怎么做从输入pad到寄存器的这路径的时序分析啊?

以stdcell的wirreload为准，pad delay算个啥啊

我觉得都可以用上，别忘了还有个set_wire_mode top｜enclose｜segmented

凡人修仙传 快眼

其实除了delay外，我最怕的是DRC规则怕满足不了~怕驱动不动之类的~

都能用上?求详解！