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DC综合后用modelsim做仿真

时间:10-02 整理:3721RD 点击:
verilog代码用modelsim仿真ok,用DC综合产生网表,用形式验证工具验证了网表和代码的功能相同,但用DC产生的网表去modelsim仿真时,却出现了高组态。不知道是什么原因?

去掉delay

是去掉工艺库提供的标准单元.v文件里的延时信息吗?为什么呀?涛哥

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