已解决-又遇到问题了,input 被assign到 VDD上

icc place之后 很多inv 的input 被assign到了b1，也就是VDD，请问这种情况是不是跟designer提供的netlist的逻辑有关?
实际情况是这样的：
wire [35:0]dat
assign dat[0]dat[5]
assign dat[1]dat[5]
.......
assign dat[12]dat[5]
assign dat[14] dat [13]
assign dat[15] dat [13]
......................
assign dat[35] dat [13]
ANDX2U90（I1（n100）；I2(n101);Z(dat[5]) ）
INVX1U72(I(dat[5]); Z(n3))
INVX1U77(I(n3);Z(dat[13]))
verilog里面是这样写的，忽略语法错误，能看懂连接关系就行！
icc place之后把[35:0] dat 前各插了一个INV ,INV的输入被assign到了b1行，也就是VDD
如下：
assign n45 1'b1
assign n46 1'b1
..........
INVX1 icc_place100(Z（dat[0]; I(n45))
INVX1 icc_place101(Z（dat[1]; I(n46))
........
现在不确定是这个问题跟designer提供的netlist 有关，还是icc place 之前需要设定什么option?
谢谢大家帮忙解决了

等了很久没人帮忙解决
解决这问题确实是使用connect_tie_cells
关键是，tool不认为design中有b0/b1，是因为被assign到了VSS/VDD上，report_tie_nets结果是0个
用recover_tie_connetion,之后再report_tie_nets,会发现很多b0/b1，再执行connect_tie_cells就可以解决了

今天怎么没有高人在线呀?

物理综合产生的，FM能过，就没有什么的

怎么告诉ICC哪些是tie cell?

TIEHI/TIELO

看下ICC的命令，具体我记不得了

我查了没有这两个命令，
我指的是ICC的命令，

connect_tie_cells