clock tree 的balance问题

源clock 为 clk
generated clock 为clk_div
这两个tree 会balance 吗?
如果我把 clock divided 的 input pin设置为 stop_pins两个tree还会balance 吗?
好像两个tree 的latency 差蛮多的。

要balance啊，因为他们是一个group的啊，
工具不行 就人工来做

一般clock divided 的 input pin设置为 through_pins