求助,set_input_delay在对组合逻辑input信号设置的时候-clock是否需要
时间:10-02
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求助,某个从模拟部分接到数字部分的input信号,其是由三个反相器联级所构成的,目的是做一个随机数源,求助在对这个input信号进行set_input_delay设置的时候,是否需要添加-clock的argument,
考虑到set_input_delay如果加上-clock,那么相当于默认了所约束的input信号是“同步的”,但这在很多实际情况下,是不太合适的,比如说input信号是某个与时间无任何关系的,来自模拟的input信号,那么还需要这个input delay吗?
考虑到set_input_delay如果加上-clock,那么相当于默认了所约束的input信号是“同步的”,但这在很多实际情况下,是不太合适的,比如说input信号是某个与时间无任何关系的,来自模拟的input信号,那么还需要这个input delay吗?
你要考虑的是:来自模拟的input信号 是不是能够正确的采样到?
只用模拟极端的情况就好啦
采样是用clk信号的32分频信号来采样的
如此的话,是否需要在set_input_delay的时候加上-clock clk32?还是-clock clk?